维度网讯，5月25日，在IEEE国际电路与系统研讨会ISCAS 2026上，华为公司董事、半导体业务部总裁何庭波发表“半导体新路径探索与实践”主旨演讲，正式提出半导体产业发展的新原则——韬(τ)定律。华为将其定义为半导体与电子系统演进的新指导原则，核心是以“时间(τ)缩微”替代“几何缩微”，通过逻辑折叠等技术压缩信号传播时延，提升晶体管密度与系统性能。

这一定律回应的是先进制程继续缩小所面临的物理和经济双重压力。过去半导体性能提升主要依赖几何缩微，即让晶体管尺寸持续变小、单位面积晶体管数量持续增加。但当晶体管尺寸逼近少数原子尺度，光刻、互连、电阻电容、漏电、功耗、散热和制造成本都在快速抬高，传统摩尔定律带来的成本红利开始减弱。华为提出的韬(τ)定律，把关注点从“线宽继续缩小多少”转向“信号和数据在器件、电路、芯片、系统之间走得多快、损耗多低、路径多短”。这也是外界所说“绕开制程焦虑”的核心：先进制程仍然重要，但性能提升不再只依赖单一制造节点，而是通过结构、互连、架构、软件和系统协同继续压缩时间常数。

逻辑折叠是韬(τ)定律中最具工程指向的技术抓手。华为披露，该技术突破传统平面布局边界，显著缩短关键路径走线长度，并降低信号传播中的电阻和电容负载，从而提升晶体管密度和电路性能。

按照华为的多层级协同框架，器件层面通过优化晶体管、互连电阻和寄生电容，降低器件级时间常数;电路层面通过逻辑折叠缩短关键路径;芯片层面通过软件、架构和芯片的全栈协同设计，围绕真实工作负载细化控制指令流和数据流;系统层面则通过定义灵衢总线、重构计算系统互联协议，实现超节点统一内存编址和原生内存语义，降低系统通信时延。这个框架把“芯片性能”拆成了多个可优化环节，既包括晶体管本身，也包括片上互连、封装、总线、内存访问、任务调度和大规模AI集群中的通信效率。

华为还披露，过去六年基于韬(τ)定律已成功设计并量产381款芯片，覆盖多个行业需求;计划于2026年秋季面世的麒麟芯片将率先采用逻辑折叠技术，预计到2031年，基于韬(τ)定律的高端芯片晶体管密度将达到1.4纳米制程同等水平。路透社报道也提到，华为在上海半导体会议上表示，其高端芯片到2031年将达到相当于1.4纳米工艺的晶体管密度，但尚未提供独立性能数据。这里的“1.4纳米同等水平”应理解为晶体管密度或系统表现目标，不能直接写成华为已经掌握传统意义上的1.4纳米制造工艺。

专家解读中，Omdia半导体研究负责人何辉认为，华为提出的是从传统节点驱动缩放转向系统级效率缩放;在先进光刻受限时，通过缩短互连、降低延迟和改善芯片内部数据移动来获得更多性能，是一种可信的性能提取路径。Counterpoint Research分析师Brady Wang则提示，成本、功耗、热量和系统集成仍是主要挑战，尤其在云端AI服务器场景中更明显。何庭波也承认，这条路径仍面临新型芯片设计工具、过热控制等难题，挑战覆盖移动芯片到大型AI数据中心。

韬(τ)定律的产业含义，集中在中国半导体企业如何在先进制程受限、AI算力需求快速上升和后摩尔路线竞争加速的背景下，寻找新的性能增长路径。对于智能手机芯片，逻辑折叠可以围绕关键路径、面积密度、功耗和终端散热做文章;对于昇腾AI芯片和大规模集群，系统互联、内存语义、片间通信和数据搬移效率会直接影响训练和推理性能。路透社称，华为计划将LogicFolding用于今年晚些时候推出的麒麟芯片，并在2030年前后应用于昇腾芯片以及由数百至数千颗芯片组成的大型AI集群。

项目后续节点包括2026年秋季新一代麒麟芯片是否如期采用逻辑折叠技术、昇腾芯片和AI集群中的系统级应用进展、相关EDA与设计工具链是否适配韬(τ)定律，以及到2031年晶体管密度目标能否通过产品和第三方测试得到验证。现阶段可以确认的是，华为已在ISCAS 2026上正式发表韬(τ)定律，并给出了逻辑折叠、多层级协同优化和2031年晶体管密度目标;不能把这一原则直接写成先进制程限制已经消失，也不能扩写为华为已经量产1.4纳米工艺芯片。

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