维度网讯，SK海力士（SK hynix）与TetraMem、南加州大学（University of Southern California）的研究人员联合开发了一款基于忆阻器的存内计算（IMC）片上系统（SoC），专为AI边缘设备设计。该芯片旨在加速轻量级AI模型中的神经网络推理，功耗仅为高端GPU或NPU的几分之一。这款SoC主要作为概念验证芯片，其理论最佳峰值性能约为2.54 TOPS，比微软Copilot+的要求低16倍。
存内计算（IMC）通过在存储阵列内部直接执行模拟计算来加速神经网络，从而减少数据移动和功耗。然而，深度卷积（DWC）是MobileNet等轻量级网络的核心操作，执行独立的逐通道滤波，数据重用有限，难以高效映射到传统交叉阵列。为解决该限制，研究人员开发了一款兼具传统IMC交叉阵列和专门针对DWC优化的基于忆阻器的IMC架构的SoC。
联合开发的SoC基于嵌入式RISC-V处理器，用于调度工作负载，并包含10个神经处理单元（NPU）。其中，1个NPU专门用于深度卷积，其余9个执行逐点和密集运算。9个NPU各包含一个256×256忆阻器交叉阵列，用于执行模拟向量-矩阵乘法（VMM）；256个8位DAC，将数字激活值转换为模拟电压；256个8位ADC，将模拟输出转换回数字值；以及用于读取、写入、编程和控制交叉阵列的附加外围电路。针对DWC优化的NPU用八个专门的252×28之字形交叉阵列块替换了传统阵列，但保留了DAC和ADC。SK海力士开发并制造了忆阻器器件，利用其后端工艺将阻变单元集成在65纳米CMOS电路之上。
该DWC优化NPU是整个SoC的关键特性。为加速深度卷积，TetraMem用之字形拓扑结构替换了传统1T1R交叉阵列中使用的直线选择线。该NPU包含八个252×28交叉阵列块，其对角线选择线可激活跨越28列的252个存储单元，从而使得28个独立的3×3卷积能够并行运行，同时100%的阵列用于权重存储。其余9个NPU保留传统的1T1R交叉阵列，用于1×1逐点和密集层，并保持传统存内计算的吞吐量和能效。
为演示该架构，研究人员部署了一个定制化的MobileNetV1Small神经网络，用于Visual Wake Words基准测试。该网络包含约36,000个参数；所有深度卷积层映射到专用NPU，逐点层映射到其余NPU。由于基于忆阻器的IMC硬件原生执行无符号模拟向量-矩阵乘法，输入和权重在执行前被量化为无符号8位值。每个忆阻器器件的有效精度仅能编程到略高于2位，该设计采用了一种双子阵列补偿技术，将有效权重精度提升至约4位。
在精度方面，该SoC实现了80.36%的端到端推理精度，与相应的4位软件模型相匹配。在性能方面，该SoC每个NPU的峰值吞吐量为0.254 TOPS，在100 MHz下能效达到21.3 TOPS/W，在400 MHz下为11.9 TOPS/W。据作者称，尽管采用较旧的65纳米工艺制造，该性能优于已发表的基于SRAM的存内计算加速器。联合论文声称，该SoC的能效比英伟达A100 INT8高出一个数量级，但这些说法在很大程度上未得到证实。
SK海力士、TetraMem以及南加州大学的研究人员开发了一款基于忆阻器的IMC SoC，其特色是一种新颖的深度卷积加速器，可提高轻量级AI工作负载的交叉阵列利用率。合作方成功使用过时的65纳米工艺技术制造了该芯片并使其正常工作，实现了21.3 TOPS/W的能效和与4位软件模型相当的推理精度。虽然该架构验证了方法的可行性，但论文并未披露SoC的全部性能，也不清楚该芯片的10个NPU是否都能饱和运行。
