维度网讯，英特尔在一项专利申请中提出名为跨批次内存（XBM）的新型高带宽内存架构。该技术采用后端晶体管和UCIe串行接口，以更低成本实现芯片原生集成，其模块封装尺寸目标与HBM4标准一致。这项专利于2024年12月26日提交，2026年7月2日公开，由英特尔单独申请，与该公司和软银合作开发的ZAM项目属于不同的技术路线。

XBM的基本设计是用32 GT/s的UCIe链接替代HBM传统使用的1024位超宽并行接口，从而省去昂贵的硅中介层，缩小封装尺寸并降低封装复杂度。该设计由位于堆叠底部的基片负责串行化和信号收发，被称为“芯片原生”方案。XBM内存堆叠的核心改变在于存储单元结构：传统DRAM晶体管蚀刻在芯片底部的前端硅层中，而XBM将1T1C（一个晶体管一个电容器）单元移至后端金属堆叠层，采用薄膜晶体管工艺制造。每颗芯片容量约1.5GB，包含768个数据块，排列成32×24网格，分为8个通道，每个通道再分为8个子通道，堆叠高度为8层并可扩展至16层。所有存储芯片通过硅通孔“沟槽”和双面高带宽互连接合在一起。

英特尔在专利中强调了可修复性设计。基片配备专用备用通道、内置自修复逻辑和四个冗余内存阵列子通道，这些子通道可在堆叠组装后用于替换上层芯片中的缺陷单元，这种“组装后修复”机制旨在提升超高堆叠芯片的整体良率。

该专利申请的更多内容侧重封装方式。英特尔介绍了一种封装式存储器和“反向悬垂”结构，旨在降低堆叠的Z轴高度——传统封装式存储器会增加300到350微米——同时移除用于控制翘曲的加强筋，并直接从电压调节器为DRAM供电。

将DRAM单元移至后端的战略意义在于，沉积在低温金属线路中的后端晶体管无需专用DRAM晶圆厂的前端硅工艺，具备逻辑电路和先进封装能力的代工厂原则上可通过自身生产线制造HBM级内存。目前全球DRAM由SK海力士、三星和美光三家企业生产，其中SK海力士占据约60%的HBM市场份额。后端晶体管技术若能实现可行良率和密度，理论上可开辟第四条HBM制造路径。

不过，该专利目前仅为已公开的专利申请，并非已授权专利或实际产品，文件中未提及具体带宽或良率数据。XBM不应与英特尔与软银子公司SAIMEMORY联合开发的ZAM架构混淆。ZAM采用熔合键合技术将九层DRAM堆叠在一起，层间硅层厚度约3微米，据称带宽密度约为HBM4的两倍，计划在2026年VLSI研讨会上展示，商业化目标时间为2029年。XBM则是英特尔单独提交的申请，改变了DRAM晶体管本身及其接口。

限制方面，XBM使用的UCIe接口目前数据速率已达32 GT/s的规范上限，无明显性能提升空间。后端晶体管DRAM的量产能力尚未经过公开验证，且1T1C单元中的电容器是DRAM中最难缩小尺寸的部件，该项目将其移至后端而非移除，后端电容在HBM密度和良率条件下仍是一个尚未实现的环节。与此同时，SK海力士、三星和美光各自在推进3D-DRAM项目，其中SK海力士目标在2030年左右推出产品。

英特尔在2021年将其NAND闪存业务出售给SK海力士，并于2022年停止Optane内存产品线生产。该公司虽不销售HBM产品，但这份专利申请表明其仍在探索新型内存架构。英特尔与软银合作的ZAM项目实际负责DRAM制造的是力积电，而非英特尔本身。