维度网讯，JEDEC（联合电子设备工程委员会）发布新规范，旨在降低驱动最快AI处理器的超高成本HBM（高带宽存储器）的价格。新标准通过支持无需先进封装即可安装SPHBM4内存堆栈，并使用廉价有机基板，有望使高带宽存储器变得更便宜一些，但它无助于缓解DRAM短缺，因为其使用大型HBM4 DRAM器件。

该标准机构发布了SPHBM4（标准封装高带宽存储器，JESD330-4）的规范，该规范将HBM4 DRAM IC与标准封装和快速窄512位接口相结合。尽管HBM3和HBM4存储器使用的1024位和2048位接口提供了无与伦比的性能，但宽接口在处理器内部消耗大量硅面积，需要昂贵的中介层及产能有限的先进封装技术（如台积电的CoWoS）才能与主处理器集成。即将推出的SPHBM4存储器继续使用与JESD270-4相同的HBM4 DRAM堆栈，但将传统HBM4基础芯片更换为新型SPHBM4 PHY/缓冲芯片，其特点是更窄的512位接口，使得无需使用复杂封装方法即可安装在标准有机基板上。为抵消较窄接口的影响，SPHBM4支持更高的数据传输速率，范围从22.4 GT/s到46.0 GT/s。

与HBM4使用2048位内存接口连接到主处理器不同，SPHBM4使用32个独立的16位DDR通道，这些通道被组织成八个四通道。在内部，一个HBM4堆栈包含32个内存通道，每个通道64位宽，总外部接口宽度为2048位。SPHBM4需要将2048位内部I/O“转换”为512位外部接口，它将每四个HBM4通道分组为一个四通道。结果，在外部，一个四通道暴露出64个数据引脚（4×16位），取代了这四个HBM4通道通常需要的256个数据引脚（4×64位）。为保持带宽，这64个引脚以原始HBM4接口四倍的数据速率运行。

SPHBM4大幅增加了I/O带宽，但并未使DRAM阵列本身更快。HBM4内存核心保留了相同的基本架构和时序，包括核心频率、行激活、预充电和刷新操作，尽管额外的PHY预计会引入一些延迟。例如，DRAM核心仅以外部接口频率的四分之一运行，在32 GT/s速度等级的SPHBM4中为2 GHz。主要的改变在于新的基础芯片，它实现了一个类似高速SerDes的PHY，将每个16位外部通道映射到四个传统的64位HBM4通道。因此，SPHBM4引入了均衡、通道训练、BER要求以及其他高速信号特性，这些在HBM4较慢、宽并行接口中是不必要的。为支持高达每引脚46.0 GT/s的传输速率，每个四通道使用由前向纠错（FEC）保护的共享命令/地址接口，而数据传输依赖于专用的差分写时钟（WCK）和读时钟（RCK），以及ECC和错误报告信号。

在容量方面，SPHBM4可以使用包含4、8、12或16个DRAM芯片的堆栈，具有24 Gb或32 Gb密度，因此最大的标准化SPHBM4配置是由16个32 Gb DRAM芯片构建的64 GB内存堆栈，与HBM4E支持的最大容量相同。

该标准支持大于90 µm的凸点间距和最长20 mm的通道，这两个特性使得可以省去昂贵的中介层并使用较便宜的有机基板布线。然而，摆脱中介层和CoWoS（或类似）封装并不会自动使SPHBM4变得廉价。SPHBM4仍然需要大量的HBM4 DRAM IC、2.5D封装、复杂的基础芯片（可能比传统HBM4使用的更昂贵），以及带硅通孔的先进封装组装。此外，SPHBM4的窄接口在处理器内部消耗的芯片周长和硅面积显著减少，这对那些致力于安装更多计算能力和/或在处理器周围安装更多内存堆栈的公司更具吸引力。

在最大性能方面，HBM4以8 GT/s传输数据（尽管大多数控制器和芯片支持更高的数据速率），因此一个HBM4堆栈可提供2 TB/s的带宽。HBM4E将数据传输速率提高到12–12.8 GT/s，每个堆栈的峰值带宽增加到3–3.3 TB/s。相比之下，一个具有46 GT/s接口的SPHBM4可以达到2.944 TB/s，但不要期望SPHBM4的初始版本能达到最高速度。因此，在可预见的未来，HBM4、HBM4E和C-HBM4E很可能在带宽方面保持对SPHBM4的性能领先。

HBM4的延迟仍可能优于SPHBM4。HBM4基本上通过一个非常简单的接口几乎直接连接到主处理器。相比之下，SPHBM4插入了一个更复杂的PHY，执行串行化/解串行化、通道训练、FEC处理以及其他可能增加几纳秒延迟的操作。这对于某些应用可能不是大问题，但推理任务非常受益于低延迟。在功耗和电压方面，HBM4和SPHBM4共享相同的DRAM核心电压，因为SPHBM4重复使用标准HBM4 DRAM堆栈。然而，I/O不同：HBM4将接口电压留给内存供应商决定，并允许在0.7V、0.75V、0.8V或0.9V下实现，具体取决于功率、速度和信号完整性之间的期望平衡。相比之下，SPHBM4标准将外部I/O标准化为0.75V。此外，HBM4通过一个非常宽的接口传输数据，其中包含许多慢速并行链路，这些链路往往非常节能。相比之下，SPHBM4通过四分之一的导线传输相同数量的数据，这些导线运行速度大约快四倍。高速数据传输往往不如宽接口上的“慢速”数据传输节能。考虑到SPHBM4相当复杂的PHY将宽接口转换为窄接口，这很可能是一个耗电的过程。尽管如此，驱动器和接收器数量减少4倍可能会切实降低SPHBM4的功耗。

SPHBM4本质上将使用硅中介层带来的制造挑战，转化为开发极其复杂的基础芯片/PHY的工程挑战。开发和制造这样的基础芯片对代工厂来说应该不是问题。然而，DRAM制造商能否设计和生产具有良好能效的SPHBM4仍有待观察。毕竟，美光（Micron）和SK海力士（SK hynix）都与台积电（TSMC）合作制造C-HBM4E和HBM4E基础芯片，而三星（Samsung）的内存部门使用三星代工厂（Samsung Foundry）生产的基础芯片。

SPHBM4的一个有趣方面是中国AI加速器开发商能否受益于这项技术。理论上，像壁仞科技（Biren）、华为（Huawei）、摩尔线程（Moore Threads）以及其他被列入黑名单且无法使用台积电芯片制造或封装服务的中国开发商，可能成为SPHBM4的最大受益者之一，甚至可能超过美国公司。首先，较短的芯片边缘接口周长（shoreline）直接有利于使用落后制程制造的芯片，因为它可以在不牺牲内存带宽或容量的情况下封装更多计算能力。其次，中国的封测代工厂（OSAT）目前不提供类似CoWoS的技术，因此省去中介层并使用先进有机基板是一个优势。然而，SPHBM4仍然需要HBM4 DRAM堆栈，而目前只有三星、SK海力士和美光能够生产，而中国的长鑫存储（CXMT）几乎只能生产HBM2E。此外，构建一个46 GT/s的PHY非常困难，对中国IC开发商来说可能具有挑战性。尽管如此，在有机基板上组装SPHBM4封装可以说更符合中国现有的制造基础，如果本地DRAM制造商最终开发出具有竞争力的HBM4级内存，SPHBM4可能会大大缩小该国剩余的基础设施差距。

JEDEC的SPHBM4看起来是一个有前途的标准，由于较低的集成成本，它可能能够覆盖比HBM4本身更广泛的应用。尽管如此，HBM4、HBM4E和C-HBM4E将保持性能领先地位，这使它们在未来几年成为旗舰AI加速器的首选。