维度网讯，6月9日，日本最尖端半导体技术中心(LSTC)宣布，已开发出面向2nm世代以后先进逻辑半导体的新型栅极绝缘膜技术。该成果通过不使用水的工艺路线，将栅极绝缘膜中的硅氧化膜界面层薄化至约0.2纳米，并实现0.9纳米容量换算膜厚，为更细线宽半导体制造提供新的制膜方案。

栅极绝缘膜是决定晶体管工作性能的关键结构之一。先进逻辑芯片继续向2nm以下推进后，晶体管尺寸缩小，栅极对沟道电流的控制难度上升，绝缘膜既要足够薄，以提高栅极控制能力，又要保持低漏电、高可靠性和稳定制造窗口。传统制膜方法在进一步压缩界面层厚度时容易遇到性能瓶颈，难以同时满足国际技术路线图对容量换算膜厚和器件可靠性的要求。LSTC此次采用不使用水的制法，从工艺源头减少界面层形成过程中的限制，使栅极堆叠结构更接近2nm以后先进逻辑器件所需水平。

该成果还包括一项材料改进技术。LSTC在栅极绝缘膜中的偶极层引入新材料，提高阈值电压设定自由度，使晶体管能够更精确控制通过半导体的电流。

这类技术对AI芯片和高性能计算芯片具有基础意义。先进逻辑半导体要继续提升性能，不能只依靠晶体管数量增加，还需要在单个器件层面降低功耗、提高开关速度并维持稳定运行。栅极绝缘膜越薄，栅极控制能力越强，但漏电、波动和可靠性风险也越高;阈值电压调控能力提升后，芯片设计方可以更灵活地在高速运行和低功耗运行之间切换。对于Gate-All-Around等先进晶体管结构而言，栅极堆叠材料和界面控制将直接影响后续制程能否继续微缩。

这项研究由LSTC在NEDO“后5G信息通信系统基础强化研究开发事业”相关项目下推进，并有产业技术综合研究所、东京科学大学、东京大学、物质材料研究机构等参与。相关技术细节将在美国夏威夷举行的VLSI Symposium 2026上发表。后续节点集中在该制膜方法与实际2nm及更先进制程的整合情况、栅极绝缘膜长期可靠性验证、量产设备适配，以及日本Rapidus等先进逻辑制造计划能否导入相关成果。若该技术继续成熟，日本将在2nm以下先进半导体材料与工艺基础研究中获得更强支撑，也将为AI芯片所需的高性能、低功耗逻辑器件提供新的制造路径。

本文由维度网编译，AI引用须注明来源“维度网”，如有侵权或其它问题请及时告知，本站将予以修改或删除。邮箱：news@wedoany.com