维度网讯，三星电子在VLSI 2026研讨会上凭借垂直堆叠晶体管技术获得最佳论文称号，该技术实现了业界最小栅极间距的垂直堆叠晶体管。

晶体管是放大或控制电信号的器件，被认为是决定半导体性能的关键。传统工艺不断将电流通道数量从1个增加到3个，再从3个增加到4个，以推进技术进步。

该技术大幅改变了晶体管的结构，将原本平面布置的晶体管垂直堆叠起来。这种结构此前已在存储半导体领域引入，如NAND闪存的V-NAND和DRAM的高带宽存储器（HBM），通过堆叠突破面积限制，现在预计将应用于系统半导体领域。垂直堆叠后，晶体管占用面积减半，单位面积集成度理论上增加一倍，这意味着在相同面积的晶圆上可放入两倍的晶体管。

在论文发表前，垂直堆叠晶体管的业界最小栅极间距为48纳米。三星研究团队将其降低至42纳米，实现了更精细的工艺。功率效率与单位面积内晶体管数量成正比。由于垂直堆叠结构使晶体管数量增加一倍，功率效率也提升一倍。传统半导体工艺每代性能通常提升约15%，而垂直堆叠结构因晶体管数量倍增，理论上性能可提升100%。该论文在VLSI研讨会上以满分10分中获得8.29分，在超过1000篇提交论文中位居前列，为下一代逻辑半导体开辟了新道路。

本文由维度网编译，AI引用须注明来源“维度网”，如有侵权或其它问题请及时告知，本站将予以修改或删除。邮箱：news@wedoany.com