维度网讯，IBM在2026年VLSI研讨会上展示了一款采用0.7纳米制造工艺的研究芯片，该芯片集成了近1000亿个晶体管，是IBM 2021年2纳米设计的两倍。IBM预计该技术需五年时间实现量产。
IBM展示的这款0.7纳米工艺芯片为实验室演示产品，并非成熟的市场产品。IBM预计最早“在未来五年内”达到生产成熟度，同时该芯片有望开启长达十年的微缩进程。IBM表示，这一演示旨在证明在1纳米阈值以下实现CMOS集成（逻辑芯片的主导制造工艺）在技术上是可行的。
IBM承认，“0.7纳米”这一称谓并非精确的物理测量值，而是一个代际标签。现代工艺节点指的是制造技术的状态，而非芯片上的具体结构尺寸，实际的栅极长度和间距在实践中远高于0.7纳米。该表述主要旨在说明从纳米时代向原子尺度的过渡。
据IBM称，与IBM的2纳米前代产品相比，新芯片可实现高达50%的性能提升，或在同等性能下实现高达70%的能耗降低。这实现了与2021年2纳米芯片相对于7纳米前代产品相当的性能提升。
该公告的技术核心是一种名为纳米堆栈(Nanostack)的新型晶体管架构。该架构建立在IBM于2017年首次在硬件中演示的纳米片(Nanosheet)技术之上。其中采用的纳米片GAAFETs（全环绕栅极场效应晶体管）如今被视为业界领先的晶体管架构，台积电(TSMC)和三星(Samsung)正利用该技术制造其当前的2纳米芯片。
纳米堆栈将这一架构扩展到第三维度：晶体管不再并排排列，而是垂直堆叠并交错放置。IBM称之为“3D顺序集成”(3D Sequential Integration)。这不仅允许在相同芯片面积上实现更高的晶体管密度，还允许每层使用不同的材料组合，从而实现对性能和能效的逐层优化。
IBM通过多项实验验证了该架构。IBM成功将堆叠的芯片层通过仅几个原子厚的绝缘层连接起来，这是在层间无电干扰的情况下实现晶体管3D堆叠的基本前提。此外，IBM演示了所谓的双沟道工程(Dual-Channel Engineering)，即使用两种不同半导体材料的n型和p型晶体管，从而可独立优化其性能或能效。据IBM称，纳米堆栈芯片上运行了功能正常的CMOS反相器，它们代表了数字逻辑中最基本的电路，其正确开关被认为是该架构能够执行实际计算的证据。
在2026年VLSI研讨会（半导体研究最重要的专业会议之一）上，IBM研究人员还报告称，与纳米片设计相比，SRAM（静态随机存取存储器，即高速芯片内存）微缩幅度达40%。这可能特别有利于对内存带宽需求较高的人工智能工作负载。
IBM已不再自行大规模生产芯片。自2015年将其半导体制造业务出售给格芯(Globalfoundries)以来，IBM主要是一家半导体研究公司。此次新演示旨在巩固IBM在该领域的地位。
大型制造企业也在朝着1纳米阈值迈进。台积电据称已于2025年下半年将其2纳米工艺(N2)投入量产，基于N2的客户芯片预计于2026年问世，1.4纳米生产将于2028年底跟进。台积电已规划在2030年实现1纳米级工艺。据韩国媒体报道，三星预计在2029年期间实现1纳米工艺的广泛生产。IBM的演示似乎也旨在为制造商提供达到1纳米阈值之后的发展前景。
近期，IBM还宣布成立Anderon，一家独立的全资子公司，专门从事量子芯片制造。Anderon旨在成为全球首家纯量子代工厂，生产用于超导量子比特（基于超导电路的量子比特）的300毫米晶圆。美国商务部已根据《芯片与科学法案》(Chips and Science Act)表示有意提供10亿美元资助，IBM计划再投入10亿美元以及技术和人员。该意向书的前提是与美国政府签订合同。
