维度网讯，法国研究机构CEA-Leti在高性能计算（HPC）、先进智能视觉系统和人工智能（AI）领域的3D集成技术演进中取得重要进展，成功展示了利用间距低至1微米的芯片到晶圆（D2W）混合键合测试载体。该成果已在2026年电子元件与技术会议（ECTC）上发表。

随着摩尔定律接近物理极限，半导体行业越来越依赖3D堆叠技术来提升性能和能效。这一D2W技术旨在解决AI加速器设计中的一个关键瓶颈，即互连密度和带宽问题。通过以超精细间距垂直堆叠器件层，该技术缩短了互连路径，从而大幅提高数据传输速度并降低功耗。

CEA-Leti研究工程师、论文《Die-to-Wafer Hybrid Bonding Technology Down to 1 μm Pitch for Multi-Die Stacking Integration》的第一作者Melissa Najem表示，对多达10万个链接的结构进行的成功电气测试，证实了该技术用于高密度互连的可行性。她补充说，将精细间距D2W与芯片间间隙填充、高密度硅通孔和氧化物通孔相结合，为多芯片堆叠铺平了道路，并指出这是D2W中1微米精细间距Cu-Cu互连的世界首创。

实现1微米间距需要团队设计极为精确的对准精度，这是D2W构建模块的主要挑战。此外，涉及芯片间间隙填充（IDGF）的晶圆重构工艺需要优化的化学机械平坦化（CMP），以确保与后续垂直互连的兼容性。对菊花链结构的电气表征确认了从5微米到2微米间距的预期性能和良率。虽然1微米处的良率受限于现有键合工具的对准精度，但团队预计，随着具备0.5微米（3σ）对准能力的下一代工具的引入，将实现显著改进。

该演示作为一个过渡性的概念验证，为第二代测试载体奠定了基础。接下来的步骤包括将D2W技术与高密度硅通孔（HD TSV）和氧化物通孔（TOV）等垂直互连技术集成，并通过中间的IDGF工艺步骤实现。CEA-Leti科学总监Jean-Charles Souriau表示，未来团队将瞄准间距为0.5微米的D2W混合键合测试载体，以进一步提升先进AI应用的互连密度，满足下一代AI加速器和CMOS图像传感器日益增长的需求。

与IDGF、TOV和HD TSV相关的构建模块将实现不同芯片和功能与密集垂直互连的集成。IRT Nanoelec智能成像器和高级智能视觉项目总监Eric Ollier表示，这些技术实现了先进的晶圆重构和复杂的多芯片堆叠，用于创新架构。此外，D2W与W2W技术的结合对于满足未来数字设备和系统的性能和成本要求具有高度价值。

此项D2W研究是在FAMES中试线和ANR NextGen项目（法国2030计划）框架内进行的。相关的IDGF、TOV和HD TSV研究得到了IRT Nanoelec的支持。CEA-Leti团队专注于混合键合（W2W和D2W）和HD TSV等关键使能技术已有超过15年，这些技术用于IRT Nanoelec正在开发的三层CMOS图像传感器。该研究所因展示了一个包含两个嵌入式Cu-Cu混合键合界面（面对面（F2F）和面对背（F2B））以及一个包含HD TSV晶圆的三层测试载体，获得ECTC 2024亮点论文认可。

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