维度网讯，全球半导体研究中心Imec发布最新工艺技术路线图，预测2038年将制造出3埃级（0.3nm）晶体管。该路线图同时显示，接触多晶硅间距（CPP）的缩放将在2030年的A10代停止，标志着芯片行业发生根本性变革。这份路线图是台积电（TSMC）、英特尔（Intel）、英伟达（Nvidia）、超威（AMD）、三星（Samsung）和ASML等行业巨头的重要参考。

据Imec介绍，行业目前处于2nm级（N2）时代，CPP约为48nm，单元高度约为132nm。Imec研发副总裁Julien Ryckaert表示，纳米片时代将把行业带入Angstrom节点深处。Imec预测A14级代将于2028年出现，CPP缩小至45nm，单元高度降至115nm。台积电预计将在2028年底开始使用A14进行大批量生产。大约在2030-2031年，A10级或1nm级技术预计将以42nm CPP和98nm单元高度问世。Imec认为环绕栅极（gate-all-around, GAA）晶体管仍将是中流砥柱。Imec与台积电一致认为，背侧供电（BSPDN）不会很快成为所有应用的强制要求，因为许多应用并不会从中受益。Imec还预计高数值孔径极紫外（High-NA EUV）光刻工具将从A14代开始使用，这与英特尔的计划一致。

Imec路线图在预计于2033年出现的A7代变得尤为引人注目。在这一代，CPP保持在42nm，但单元高度通过4.5轨架构大幅降低至约80nm。A7成为互补场效应晶体管（Complementary FET, CFET）作为量产严肃候选者的起点。CFET将n型和p型晶体管垂直堆叠，为晶体管缩放增加了第三个维度。Ryckaert解释说，在A7代，传统纳米片技术缩放的挑战日益增大，而CFET成为下一代晶体管时代的解决方案。

超越A7，路线图依赖于CFET的演进。预计在2035-2036年出现的A5代保持42nm的CPP，但将单元高度降低至约64nm。到2038年，路线图达到A3，CPP为39nm，单元高度为50nm。在这一点上，Imec设想了顺序CFET实现以及最终的键合CFET结构，以利用垂直集成。为实现39nm CPP和50nm单元高度，芯片制造商可能需要使用超高数值孔径极紫外（Hyper-NA EUV）光刻扫描仪。

Imec路线图重新定义了摩尔定律的含义。过去，摩尔定律指晶体管越来越小，单位面积芯片上的晶体管数量每18-24个月翻一番。Imec显示CPP从A10到A5停滞在42nm，这几乎承认了经典晶体管缩放已耗尽动力。未来的密度优势必须来自垂直集成。由于不同的晶体管架构、3D集成或背侧供电，芯片设计人员可以将更多逻辑门集成到特定区域。行业可能不再关注栅极间距或单个晶体管有多少纳米，而是关注标准单元尺寸。从N2的6轨单元到A3的3轨单元的转变，说明了未来密度优势将如何依赖于标准单元高度的缩小。

鉴于行业经历的所有变化，Imec认为正进入一个称为异构大规模集成（Heterogeneous Large-Scale Integration, HLSI）的新时代。这一概念反映了从传统超大规模集成（VLSI）缩放的转变，转向一种将多种技术整合到一个计算平台中的模式。未来的系统将依赖于逻辑、存储器、供电电路和光学I/O的异构集成，使用先进的3D和3D+2.5D封装技术。Imec预计人工智能工作负载将成为半导体需求的主要驱动力。为了优化未来平台，Imec建立了跨技术协同优化（Cross-Technology Co-Optimization, XTCO）框架，将逻辑、存储器、互连、供电、冷却和封装的发展统一起来。

随着单个芯片变得越来越密集且功耗越来越大，供电预计将成为关键瓶颈。所有领先芯片制造商——英特尔、三星和台积电——正在或将要实施背侧供电技术和集成稳压器（IVR），以减少损耗并提高效率。Imec预计未来的AI加速器和CPU将依赖BSPDN、IVR、嵌入式电容和先进功率半导体的组合。更多功率转换级预计将从机架和主板迁移到封装本身。散热问题重要性凸显，热功率密度预计将随晶体管数量线性增加。Ryckaert强调，最终需要实现的是降低数据传输能耗、提高热设计功耗（TDP）以改善热管理，以及提高计算密度。Imec半导体路线图预测了截至2038年左右A3代的逻辑工艺技术，并论证了尽管传统晶体管缩放速度放缓，摩尔定律仍可延续。根据路线图，传统的环绕栅极纳米片晶体管在A10代之前仍应可行，而CFET架构将在2033年左右A7代成为量产候选。未来的晶体管密度优势预计将来自垂直集成、标准单元面积的减小，以及最终顺序和键合CFET结构，而非来自激进的晶体管尺寸缩小。