维度网讯，华为提出一种针对摩尔定律物理极限的应对方案，名为τ缩放定律（Tau Scaling Law）。该定律将芯片发展的重点从单纯缩小晶体管尺寸，转向减少芯片及计算系统内的信号传输时间。

随着晶体管逼近原子尺度极限，半导体行业多年来依赖的摩尔定律正面临物理和经济层面的双重挑战。华为推出的τ缩放定律旨在通过提升芯片及计算系统的数据传输效率来延续性能增长。公司正基于这一原则开发诸如逻辑折叠（LogicFolding）等技术，将芯片架构从传统的二维网格转为三维布局。该方法创建了一个跨越半导体器件、电路、芯片和系统的多级优化机制，旨在缩短数据传输时间，提升速度和能效。

华为联席总裁何庭波（He Tingbo）在上海举行的2026年IEEE国际电路与系统研讨会上介绍了这一进展。同行和同事已将τ缩放定律以何庭波的姓氏命名为“Her's Law”。逻辑折叠是该架构方法的核心。传统二维设计中，信号在平坦的网格状平面上走更长的横向距离。逻辑折叠通过将多个二维平面电路直接堆叠，形成类似多层建筑的垂直布局，缩短了核心电路之间的距离。当逻辑布局被折叠后，信号传播的电阻和电容负载会降低，可能解锁计算速度的新维度。

在多级优化机制下，华为从技术栈的四层减少时间常数τ。器件层面优化晶体管和互连的电阻与寄生电容；电路层面通过逻辑折叠缩短关键路径布线并降低信号传播负载。何庭波在演讲中讨论了该定律在智能手机和AI计算中的应用。过去六年间，华为已基于τ缩放定律设计并量产了381款芯片，用于多个行业和市场。计划于2026年秋季发布的麒麟芯片将成为首款采用逻辑折叠架构的产品。到2031年，华为基于τ缩放定律设计的高端芯片预计将具备相当于14 Å工艺的晶体管密度，即1.4纳米尺度。华为表示，期望与全球科学家、工程师和行业伙伴合作，推动电子行业发展。

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