维度网讯，帕内西亚（Panmnesia）宣布，其下一代计算快速链接（CXL）控制器及Fabric交换机技术已被计算机架构领域最高权威学术会议“ISCA 2026”录用。

ISCA 2026将于本月27日至下月1日在美国北卡罗来纳州罗利举行，是国际计算架构领域的权威学术会议。近期，随着AI代理等大规模应用普及，内存容量需求显著增长。在本届ISCA上，Meta与帕内西亚（Panmnesia）两家机构将发布与CXL相关的论文。

帕内西亚（Panmnesia）此次公开的技术不同于传统方式——后者将内存设备直接连接至中央处理器（CPU），而新技术采用CXL交换机连接更多设备，同时实现了低延迟和高带宽。

CXL与PCIe共用物理接口，为此，通过修改原有设计资产（IP）来快速开发控制器是常见做法，但PCIe设计的操作原封不动保留，会导致额外延迟。帕内西亚（Panmnesia）开发的下一代CXL控制器对此进行了改进，支持更低延迟。其关键改变在于，将原本各层分别设置缓冲区并单独管理时序的过程，改为不同层共享缓冲区的结构，大幅降低了同步开销。此外，通过对各层的进一步优化，控制器延迟得到改善。

在CXL交换机方面，新技术支持基于端口的路由（PBR）。与以往只能按层次结构连接设备的基于层次的路由（HBR）不同，PBR允许设备以任意形式连接，从而构成相互交织的Fabric形态。帕内西亚（Panmnesia）的下一代CXL交换机同时支持PBR和HBR，能进一步优化数据传输路径。公司方面说明，结合其降低同步开销的CXL控制器，延迟还可进一步降低。

帕内西亚（Panmnesia）强调，较之前常见的将多主机设备（MHD）直接连接到CPU的方式，基于该技术可实现更大规模的内存扩展，同时保持相当的延迟与高带宽。论文中特别指出，通过下一代CXL Fabric交换机连接64台服务器后，性能依然稳定。

帕内西亚（Panmnesia）表示将进一步优化此次在ISCA上介绍的下一代CXL交换机，开发PCIe 6.4-CXL 3.2融合交换机，并已获得预发布芯片。下一代CXL控制器在技术持续优化的基础上，增加了最新标准CXL 4.0功能，已作为“PCIe 7.0-CXL 4.0组合IP”实现产品化。

帕内西亚（Panmnesia）代表郑明洙（정명수）指出，过去业界通常认为在CPU与设备之间加入交换机难以满足内存访问延迟要求，因此MHD直接连接CPU的方式成为主流。他表示，本研究证明这些特性并非CXL或CXL交换机本身的局限，而是早期CXL的特征，随着标准及相关产品的成熟，该问题可以解决。通过搭载下一代CXL控制器的Fabric交换机，可同时实现高扩展性、低延迟和稳定的处理性能，证实这一点具有重大意义。

本文由维度网编译，AI引用须注明来源“维度网”，如有侵权或其它问题请及时告知，本站将予以修改或删除。邮箱：news@wedoany.com