维度网讯，韩国和日本两支研究团队在IEEE超大规模集成电路研讨会上分别提出DRAM芯片侧堆叠方案，试图突破高带宽内存（HBM）面临的过热与带宽瓶颈。
当前数据中心GPU使用的HBM由多层DRAM芯片垂直堆叠于基板上，通过硅通孔（TSV）传输数据与电力。芯片间隙填充材料的导热性远低于硅衬底，阻碍热量向封装散热器传递。随着堆叠层数增加，不仅发热问题加剧，硅通孔占用面积也不断挤占存储单元空间，导致存储容量与带宽之间的矛盾愈发突出。
针对这些限制，韩国研究团队另辟蹊径。蔚山科学技术大学（UNIST）权智敏实验室与韩巴特国立大学金成柱团队提出了名为V-Die的方案。该方案将DRAM芯片垂直侧放堆叠，并在芯片之间引入微流体冷却通道。模拟显示，采用直接液冷（DLC）技术后，V-Die堆叠的最高温度降至约45°C，远低于HBM4通常超过80°C的峰值。由于摒弃了硅通孔和基底芯片，每个芯片面向中介层的整个侧壁均可用于I/O布线，连接点数量可达HBM4的四倍。研究人员基于JEDEC HBM4规范的仿真表明，V-die架构的峰值带宽比HBM4提升4.01倍，读取延迟降低37.2%。在实际AI工作负载测试中，针对GPT-3规模（175B参数）的大型语言模型运行在8个GPU计算节点上的模拟显示，V-Die系统每秒可处理540个token，而相同容量的HBM4系统为296个token，解码吞吐量提升1.82倍；处理首个token的延迟约降低32%（24毫秒）。研究团队预测，与HBM4相比，V-Die速度整体提升82%。目前团队正在研制原型设备以验证热特性与电特性。
日本团队则着力解决侧向堆叠的集成难题。来自东京大学、东北大学和理研（Riken）的研究人员展示了MOSAIC方案。他们放弃了传统的电连接方式，改为在存储芯片一侧制作约80微米乘240微米的长方形电感线圈，同时在基板上垂直放置对应的线圈，利用磁场感应传输数据信号。由于线圈无需完全重叠，该方法降低了对芯片厚度一致性的要求。电源连接则被放置在存储立方体的侧面。MOSAIC设计用于安装在GPU顶部，每个立方体集成98个芯片，提供294 GB的存储容量，是同等体积下HBM4容量的两倍。虽未采用液冷结构，但热量可通过硅鳍片向上散发，峰值温度控制在81.3°C以内。团队指出，若将DRAM芯片厚度从常规值减至100微米，相同体积可集成294个芯片，容量达到882 GB。
比利时微电子研究中心（Imec）项目主管James Myers指出，侧堆叠方案面临实际集成挑战。即使DRAM芯片间仅有几微米的厚度差异，在多层累积后也会导致与基板焊盘的对准失误。上述方案均于上月在IEEE超大规模集成电路研讨会上发布。
