维度网讯，英特尔公布一项名为XBM（Extended Bandwidth Memory）的专利架构，该技术并非对现有高带宽存储器（HBM）的简单改良，而是一次从晶体管布局逻辑入手的架构级革新，计划面向2030年之后的市场。

传统HBM的DRAM存储单元（1T1C，即一个晶体管和一个电容）必须蚀刻在芯片底部的硅前端层（FEOL），而XBM则将晶体管与电容移至芯片后端的金属互连层（BEOL），采用薄膜晶体管技术构建存储单元。

这一设计提升了芯片面积利用率，允许在单位面积内布置更多的硅通孔（TSV）通道，从而在相对较低的频率下实现与HBM4同等级别的目标带宽。在接口方面，XBM放弃了HBM依赖的超宽并行接口和硅中介层（Interposer），转而采用串行的UCIe（Universal Chiplet Interconnect Express）链路进行芯片间互联，以实现“芯片原生”集成。这种设计简化了封装流程，可采用MOP（Molded-on-Package）等低成本封装方式，整体制造成本有望降低。单颗XBM芯片的容量覆盖0.5GB至5GB，支持8层或16层的多层堆叠。英特尔披露的信息显示，该技术预计在2030年前后实现商业化，目前仍处于专利与验证阶段。

在XBM之外，其他新兴存储技术也在从不同方向寻求突破。HBF（高带宽闪存）将3D堆叠架构应用于NAND闪存，单堆叠容量可达512GB甚至更高，带宽接近HBM3级别，单位成本仅为HBM的1/5至1/10。SK海力士已推出包含HBF的“AIN系列”产品线，闪迪计划于2026年下半年推出原型样品，2027年实现商业化量产。该技术主要面向大规模AI推理与读取密集型场景，但其延迟（微秒级）与HBM（纳秒级）仍存在数量级差距，写入寿命也有限制。ZAM（Z角存储器）采用“Z角度互连”与一体式TSV设计，据称可在保持高带宽的同时降低40%至50%的数据传输功耗，并提升单芯片容量至512GB。3D堆叠SRAM方案（如Groq LPU）通过将SRAM垂直堆叠于计算芯片之上，实现纳秒级延迟和超过100TB/s的带宽，在实时推理场景中表现突出，但因面积与成本问题，难以承载千亿级大模型。PIM（存内计算）与CXL（Compute Express Link）等技术则在系统架构层面提供补充与优化。

当前HBM市场正处于供不应求阶段。随着HBM4世代临近，单堆叠容量推进至48GB（16层堆叠），带宽突破TB/s级别。但堆叠层数增加使贴装精度、芯片翘曲、焊点可靠性等问题复杂化，良率面临非线性压力。混合键合技术因工艺成熟度问题，三星等厂商已重新评估其采用时机，即便在HBM5世代也可能暂不引入，JEDEC甚至放宽了模块高度上限以延续现有技术路线。DRAM单体容量密度提升放缓，多层堆叠带来的散热与功耗问题日益突出，先进封装环节的产能扩张也受到制约。

业界认为，HBM在AI训练场景中的核心优势——极致带宽、相对成熟的3D堆叠工艺以及与加速器的高度集成——在短期内尚无其他技术能够完全复制。英伟达已明确表示短期不会采用HBF，仍将HBM作为训练端的核心存储方案，同时通过“AI SSD+CXL+软件优化”的组合来应对容量扩展需求。新兴技术更多与HBM构成互补与分层关系，而非直接替代。HBM自身也在向SPHBM4等方案演进，试图将核心优势下沉至CPU、网络芯片等更多应用场景。英特尔XBM的商用化进程需到2030年之后，短期内对HBM市场格局并无实质性影响。

TrendForce集邦咨询的数据显示，三大原厂2025至2027年的HBM投片量占整体DRAM投片量的比例预计将从18%提升至约30%，HBM位元供给占比将从8%增长至约13%。TrendForce预估三大原厂将于2027年大幅调高HBM报价。短期内，HBM在高端算力供应链中的地位并未被削弱，反而因供给稀缺性而可能进一步强化。